工作职责：

1、负责自主开发的数字IP逻辑设计；
2、负责编写IP规格书、模块划分和架构说明书、详细设计说明书；
3、负责编写RTL级源代码，静态检查设计规则，综合评估设计指标，模块测试；
4、负责IP交付相关流程；
5、配合算法开发、SoC测试、驱动开发、系统集成工作。

任职资格：

1、统招本科及以上学历；工作经验1~2年；有数字集成电路设计经验，视频图像从业经验更佳；
2、熟练掌握Verilog，懂SystemVerilog更佳；
3、掌握ASIC开发流程，了解SoC体系、前后端流程，有FPGA设计经验更佳；
4、有ISP等图像处理经历更佳；
5、良好的英语能力。