工作职责：

1、根据时钟架构图撰写sdc用于逻辑综合和时序签核；
2、从事时序签核标准制定和时序相关的检查；
3、与芯片后端和前端设计团队协作，完成时序收敛。

任职资格：

1、3年及以上静态时序分析实践经验；全日制本科及以上学历、硕士尤佳；
2、精通数字逻辑设计、综合、静态时序分析和时序签核工具；
3、熟练掌握Shell/TCL/Perl/Python或其它类似的脚本语言编程和建设自动化设计流程；
4、具有成功量产芯片的设计经验；
5、了解DFT或者物理设计尤佳；
6、良好的英语听写读说能力；
7、具有自我驱动和团队合作精神，较强的口头和书面交流能力。